华为韬定律
一句话概括
总结
直观理解
过去行业主要问“还能不能做得更小”；韬定律试图把问题改成“能不能让信号和数据走得更短、更快、更少绕路”。
相关概念
事件背景
2026-05-25，华为董事、半导体业务部总裁何庭波在 IEEE ISCAS 2026 国际电路与系统研讨会上发表《半导体新路径探索与实践》主旨演讲，正式提出“韬（τ）定律”。同日，署名何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》在 ChinaXiv 预发布平台上线，并已投稿至《中国科学：信息科学》。
华为官方新闻稿给出的定义是：以“时间（τ）缩微”替代“几何缩微”，通过逻辑折叠等创新技术持续压缩信号传播时延，提升晶体管密度和系统性能，从而支撑半导体与电子系统继续演进。
这个提法出现的背景有三层：
- 摩尔定律红利变弱：先进制程继续推进，但晶体管成本下降、频率提升、能效提升都不再像过去那样线性顺滑。
- 登纳德缩放失效：电压无法随尺寸同步下降，功耗密度和发热成为限制，高频和高集成不再“免费”。
- 供应链约束：对华为而言，无法自由获得最先进光刻和代工能力，使“继续追逐最先进节点”的路径更早遇到硬约束。
τ 到底指什么
τ 是希腊字母 tau，在电路和系统语境里常用来表示“时间常数”。华为把它抽象成贯穿多个层级的“特征时间常数”：
- 器件层：晶体管开关延迟、寄生电阻和寄生电容导致的延迟。
- 电路层：关键路径上的 RC 传播延迟、走线长度、时钟偏斜等。
- 芯片层：计算、访存、片上互连、流水线和数据流调度带来的延迟。
- 系统层：多芯片、多机柜、数据中心内的通信、同步和远程访问延迟。
韬定律的核心不是说“τ 是新发现的物理量”，而是把不同层级的延迟统一成一个优化语言。这样工艺、封装、电路、架构、系统软件团队可以围绕同一个问题协同：哪个环节的 τ 最大，下一步就优先缩短哪里。
与摩尔定律的区别
摩尔定律最初是经验观察：集成电路可容纳的晶体管数量大约按周期增长。它后来成为整个半导体产业的路线图，推动“更小制程、更高密度、更低单位成本”的长期循环。
韬定律则不是简单预测晶体管数量增长，而是提出一种新的优化目标：
| 维度 | 摩尔定律 / 几何缩微 | 韬定律 / 时间缩微 |
|---|---|---|
| 主要尺度 | 空间尺寸、制程节点、晶体管密度 | 时间常数、传播时延、数据移动时间 |
| 典型问题 | 晶体管还能做多小 | 信号和数据能否更快完成任务 |
| 主要抓手 | 光刻、器件结构、制程迭代 | 3D 堆叠、逻辑折叠、先进封装、互连协议、软硬协同 |
| 评价指标 | 几纳米、单位面积晶体管数、成本/晶体管 | 关键路径延迟、能效、系统吞吐、端到端执行时间 |
| 风险 | 物理极限、成本激增、漏电和发热 | 设计复杂度、散热、良率、EDA 工具链、生态协同 |
因此，韬定律不是否定先进制程，而是把先进制程从“唯一道路”降为“降低 τ 的多种手段之一”。
核心技术路径
1. 逻辑折叠 LogicFolding
逻辑折叠是韬定律最受关注的落地技术。传统芯片主要在平面上布局逻辑和走线，信号沿水平方向穿过金属互连。随着制程变小，晶体管本身变快，但互连线的电阻、电容和长度逐渐成为主要延迟来源。
逻辑折叠的思路是把原本铺在同一平面上的数字、模拟和存储电路，按功能和关键路径拆分到垂直堆叠的多层有源层中，并通过混合键合、TSV 等技术连接。这样一来，部分长距离横向走线可以变成短距离纵向互连，关键路径缩短，RC 延迟下降。
华为论文中给出的代表性数字包括：
- 麒麟 2026 相关设计中，晶体管密度从 155 MTr/mm² 提升到 238 MTr/mm²，单代提升约 55%。
- SoC 性能核心能效提升约 41%，最高频率提升约 13%。
- 代表性处理核心中，双层折叠架构使线长减少约 30%，时钟缓冲器数量减少超过 50%。
- SRAM 相关路径缩短后，工作频率提升超过 40%。
这些数字需要注意来源：目前主要来自华为官方发布和预印本论文，外部第三方完整复现实测仍有待观察。
2. 先进封装与 3D 集成
韬定律高度依赖先进封装。原因很直接：如果要把逻辑、存储、I/O、电源等资源从平面边缘搬到垂直方向，就必须依赖高精度混合键合、TSV、背面供电、近封装光互连、多层堆叠和高良率制造。
它不是普通意义上的“把几个芯片封到一起”，而是更激进地把封装、电路和系统架构绑定在一起设计。难点包括：
- 多层晶圆对准精度。
- 垂直互连的电阻、电容和可靠性。
- TSV 的 keep-out zone 对标准单元布局的影响。
- 多层堆叠后的散热路径。
- 不同晶圆批次、不同节点之间的工艺波动。
- 良率、返修和冗余设计。
因此，韬定律能不能规模化，很大程度上取决于先进封装和 3D EDA 工具能否成熟。
3. 统一总线与系统级互连
在 AI 集群中，瓶颈往往不只是算力，而是数据移动。华为论文强调，大型 AI 集群中相当大比例的能耗和成本耗在数据传输与存储上。因此，系统层的 τ 要通过互连协议和内存语义来降低。
华为提出的 Unified Bus / 灵衢总线思路，是减少传统多层协议栈带来的转换、序列化、DMA 缓冲和握手开销，让多节点系统更接近“统一内存语义”的整体。论文中宣称远程访问延迟可从几十微秒级降低到约 100 纳秒量级，接近 500 倍下降。
这一部分的意义在于：韬定律把芯片性能问题扩展到“从单颗芯片到整个 AI 集群”的系统问题。
4. Hi-ONE 近封装光互连
当 AI 芯片之间的数据带宽进入 Tb/s 级，传统铜缆在距离、功耗、线缆体积和可靠性上都会遇到瓶颈。华为提出 Hi-ONE 近封装光 I/O，把光互连能力靠近芯片封装，以减少 SerDes 传输距离并提升系统互连密度。
论文中提到的目标包括单模块 8 Tb/s 带宽、SerDes 距离从约 100 cm 缩短到约 5 cm、系统可达距离延展到 100 m。它体现的是跨层协同：物理层、协议层和系统容错共同设计，而不是每一层独立追求极限指标。
华为为什么要提出这个框架
从产业处境看，韬定律有很强的现实针对性。
如果无法稳定获得最先进 EUV 光刻和台积电最先进制程，只沿着“几纳米”路线追赶会非常被动。华为需要一条能在成熟或受限制程上继续提升性能、能效和密度的工程路线。韬定律就是把这条路线理论化、体系化和产业化表达出来。
它的战略含义不是“有了韬定律就不需要先进制程”，而是：
- 在先进制程受限时，仍可通过系统工程获得部分等效收益。
- 产业竞争从单点制程转向“封装、EDA、存储、互连、架构、软件”的组合能力。
- 中国半导体产业链可以围绕 3D 集成、系统级 EDA、先进封装和存储互连形成新的协作方向。
产业影响
对芯片设计
芯片设计不再只是 RTL、综合、布局布线、时序收敛的 2D 流程，而要面向多层有源结构进行设计。未来需要“3D 原生”的 EDA：从一开始就把上下层逻辑、垂直互连、热、功耗、时钟、良率、冗余纳入同一个优化模型。
对封装厂和设备厂
混合键合、TSV、CMP、晶圆减薄、背面供电、热管理、检测和返修都会变得更关键。封装不再是后道配角，而会成为决定系统性能上限的核心环节。
对存储和互连
AI 时代计算和存储重新靠近，HBM、3D SRAM、近存计算、统一内存语义、高带宽低延迟互连的重要性上升。逻辑和存储的产业边界可能被重新划分。
对评价体系
“几纳米”仍然重要，但不够完整。未来评价芯片或 AI 系统时，可能要同时看：
- 单位面积晶体管密度。
- 关键路径延迟和频率。
- 数据移动能耗。
- 存储带宽和访存延迟。
- 端到端任务完成时间。
- 系统规模扩大后的通信效率。
- 散热和总拥有成本。
需要审慎看待的地方
1. 它更像工程方法论，不是已被长期验证的自然定律
“定律”这个名字容易带来误解。摩尔定律本身也不是物理定律，而是产业经验规律。韬定律目前更像华为基于自身六年工程实践提出的技术路线和评价框架，是否能成为行业共同路线，还要看同行采用、第三方验证、标准化和产业链复制。
2. 不能等同于“真正 1.4 纳米制程”
华为说的是到 2031 年基于韬定律的高端芯片晶体管密度达到 1.4 nm 制程同等水平。这是“等效密度”或“系统性能接近”的表述，不等于华为已经掌握或将直接量产传统意义上的 1.4 nm 光刻制程。
3. 逻辑折叠不是普通 3D 封装，但也离不开 3D 封装
外界争论中，有人把逻辑折叠简单理解为“台积电已经做了十年的 3D 封装”。这个说法过于粗糙。华为强调的逻辑折叠是把关键逻辑路径在多层有源层中重新分配，是一种电路和架构层面的时间优化方法。
但反过来，也不能把它说成完全脱离已有先进封装技术的新物种。逻辑折叠要落地，仍然依赖混合键合、TSV、3D 集成、热管理和良率控制，这些都是全球半导体产业已经长期投入的方向。
4. 散热和能耗是硬约束
3D 堆叠能缩短走线，但也会让热更难排出。如果性能提升靠更高功耗换来，就会在手机续航、数据中心供电、制冷和可靠性上遇到限制。华为论文也承认 τ 是“时间定律”，不是“能量定律”，需要配套的能耗优化方法。
5. EDA 工具链可能是最大瓶颈
传统 EDA 主要围绕 2D 芯片和模块级 3D 封装演进。全规模逻辑折叠需要把多层 die 当成一个连续体设计，在单元粒度做分层、布局、布线、时序和多物理场协同优化。这对工具链要求极高，也是论文明确列出的开放问题。
常见误解
误解 1：韬定律已经取代摩尔定律
更准确的说法是：韬定律提出了一条后摩尔时代的候选路线。它能否成为产业共识，还需要更多产品验证、第三方评测、生态采用和标准化。
误解 2：有了韬定律，光刻机不重要了
不对。先进制程仍然重要。韬定律只是说明，在制程之外还有其他降低 τ 的路径。最强竞争力很可能来自先进制程、先进封装、架构和系统协同的叠加，而不是二选一。
误解 3：这是纯营销，没有技术内容
也不准确。逻辑折叠、3D 集成、混合键合、统一内存语义、近封装光互连都是实实在在的技术方向。问题不在于“有没有技术”，而在于这些技术能否以足够良率、成本、能耗和生态成熟度大规模复制。
误解 4：只要堆叠更多层，性能就会无限提升
不对。每增加一层都会引入热、良率、互连寄生、电源完整性、时钟收敛和制造成本问题。多层堆叠只有在“缩短路径带来的收益”大于“垂直互连和复杂度成本”时才划算。
我的综合评价
韬定律最有价值的地方，是把后摩尔时代的核心矛盾说清楚了：芯片竞争不再只是“谁的制程节点更小”，而是“谁能用更低的时间、能量和成本完成实际任务”。在 AI 集群、手机 SoC 和高性能计算场景里，数据移动和系统互连已经成为主要瓶颈，用 τ 作为跨层优化语言是有现实意义的。
但它目前还不能被当作已经被行业充分验证的“新摩尔定律”。更稳妥的判断是：
- 技术上：方向合理，尤其符合 3D 集成、Chiplet、先进封装、存储墙、光互连和系统级协同的大趋势。
- 工程上：难度很高，瓶颈主要在良率、散热、EDA、标准、测试、成本和供应链协同。
- 产业上：对中国半导体有战略意义，因为它把追赶路线从单点先进制程扩展到全栈系统工程。
- 宣传上：需要警惕把“等效 1.4 nm”误读成“已经掌握 1.4 nm 制程”，也要避免把一个候选方法论过早神化。
一句话判断：韬定律不是魔法，也不是空话；它是华为在先进制程受限和摩尔红利衰减背景下，把 3D 集成、系统互连和软硬协同组织成一套后摩尔时代工程路线的尝试。
后续观察点
- 2026 年秋季采用逻辑折叠的麒麟芯片发布后，实际性能、功耗、发热和续航表现如何。
- 第三方拆解能否确认逻辑折叠结构、堆叠方式和互连密度。
- 华为是否公开更完整的 EDA 方法论、工艺参数和测试数据。
- 昇腾 AI 芯片和 SuperPoD 是否能按路线图引入更深层 3D Folding。
- 国产 EDA、封装、设备、材料厂商是否能围绕该路线形成可复制生态。
- 国际同行是否采用类似“时间缩微”语言，或仍把它视作华为自身的工程框架。
参考资料
- Huawei, 华为发表韬（τ）定律，实现晶体管密度与系统性能突破
- Huawei, HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Transistor Density and System Performance
- ChinaXiv / 何庭波, A Time Scaling Theory for Multi-Layer Electronic Systems
- IEEE ISCAS 2026, Keynote Speakers - New Semiconductor Path in Practice
- 经济观察报 / 新浪财经转载, 详解华为“韬定律”：对半导体行业究竟意味着什么？
- 人民网, 华为正式发表半导体领域新定律
- 人民网, 华为徐直军：“韬定律”不可能只靠一家公司完成
- 中国经济网, 华为“韬定律”为何出道即顶流
- CGTN, Jensen Huang on Huawei’s Tau Scaling Law: A breakthrough, but no threat to TSMC
- Tom’s Hardware, Huawei claims sanctions-busting breakthrough with 1.4nm-class chips by 2031